Cunostinta va deschide lumea intelepciunii - Referate profesionale unice

Acasa » tehnologie » electronica electricitate
Elemente de sinteza a unitatilor de control

Elemente de sinteza a unitatilor de control

Elemente de sinteza a unitatilor de control

Preconizam prezentarea unor metode de sinteza care se preteaza pentru unitati de control de anvergura moderata, asa cum se intalnesc acestea in calitate de secventiatoare de operatii elementare (de microoperatii) locale, inclus in variate dispozitive, cum sunt, spre exemplu, cele aritmetice, descrise pe parcursul prezentului volum. Avand in intentie dedicarea problematicii controlului, in general, proximului volum, in aceasta anexa inseram unele elemente de sinteza menite a permite urmarirea generarii semnalelor de control care declanseaza microoperatiile specifice algoritmilor aritmetici. Asemenea unitati de control (control units) locale se intalnesc in foarte multe dintre schemele bloc, incepand cu cea prevazuta in fig. 3.6 pentru dispozitivul secvential de inmultire a numerelor binare reprezentate in semn-marime si pana la cea mai cumulativa din fig. 5.1 corespunzatoare unei unitati aritmetice si logice de sine statatoare. Fara a pierde din generalitate, ne vom referi, in mod concret, la unitatea de control din fig. 3.11, corespunzatoare dispozitivului secvential de inmultire a numerelor binare reprezentate in complement de doi prin procedura James Robertson.

Pentru claritate, precizam ca urmarim sinteza logicii care secventiaza semnalele de control c₀,, c₆ (vezi si fig. 3.7) in conformitate cu algoritmii descrisi in termeni formali, in fig. 3.10. Dupa cum este cunoscut [HePa03] [Stal99] [Poll90], sinteza unitatilor de control poate fi intreprinsa, principial, prin metode de cablare a logicii (hardwired logic). Ne vom restrange consideratiile la metodele hardwired, mai exact, referindu-ne la metodele tabelului de stari (state-table method), one hot si a numaratorului de secvente (sequence counter), care permit, spre deosebire de produsele program de proiectare asistata de calculator destinate unitatilor de control de mare anvergura [DeMi94], sinteza manuala a schemelor de comanda pentru secventiatoarele necesare aplicatiilor de aritmetica.

Caracterizata, in linii mari, metoda state table permite obtinerea proiectului cel mai economic prin prisma elementelor de memorare reclamate de sinteza, dar partea combinationala a logicii rezulta complicata, dificil de urmarit si, in consecinta, intreaga solutie se prezinta neatractiva in perspectiva potentialei depanari a schemelor. Celelalte doua metode au caracter euristic, fiind mai putin riguroase decat cea anterioara si conducand la solutii mai putin economice, dar usor de urmarit, ceea ce le fac preferabile in multe situatii [Haye98].

Punctul de plecare la cele trei metode este comun si el consta in descrierea functionala a algoritmului, in cazul nostru, arithmetic, in forma de ordinograma, preferata celei formale. Astfel, pentru procedura din fig. 3.10, in fig. B.1 se prezinta varianta ei grafica de descriere. Comentariile ordinogramei trebuie correlate cu cele facute in paragrafele 3.2 si 3.3, in sensul ca blocurilor operative (marcate prin dreptunghiuri in fig. B.1) le corespund operatii elementare (microoperatii) nonconflictuale (separate prin virgula in fig. 3.10), care pot fi declansate de unul si acelasi semnal de control c_i. Pe langa blocurile operative, ordinograma mai cuprinde blocuri de testare a indeplinirii unei conditii si/sau a activarii unui anumit semnal de stare (marcate prin romburi in fig. B.1), in cazul nostru particular, acestea fiind asociate semnalelor BEGIN, Q[0], si COUNT7 (vezi fig. 3.7). Cea de a treia categorie de blocuri este reprezentata de blocurile de intrare (Begin) si de iesire (End). Pe de alta parte, chiar daca nu obligatoriu, se recomanda structurarea blocurilor de asa maniera, astfel incat sa se realizeze o partitionare a acestora, atribuind unui corp central al ordinogramei acele blocuri care se executa in mod repetitiv, acesta fiind flancat la stanga de operatii pregatitoare, de furnizare a datelor de intrare, respectiv flancat la dreapta de operatii de ajustare si prezentare a datelor rezultat, operatiile apartinand blocurilor din cele doua flancuri fiind executate o singura data. Dezideratul de structurare astfel enuntat nu poate fi indeplinit in unele cazuri, dar el este satisfacut, in mod facil, de catre blocurile din fig. B.1, unde cele repetitive corespunzind ciclurilor 1 la 7, sunt flancate de cele executate, in mod unic, in ciclurile 0, respectiv 8.

In urma structurarii recomandate sau arbitrare a blocurilor, cele operative sunt alocate, cate unul la o asa-numita faza, numarul acestora fiind determinat de cel al blocurilor operative corespunzatoare ciclului cu cele mai multe astfel de blocuri. Cand numarul fazelor excede pe cel al blocurilor operative, atribuirea acestora se face arbitrar sau astfel incat numarul de blocuri atribuite fazelor sa fie echilibrat (ceea ce va duce la o incarcare echilibrata a circuitelor la implementare). In cazul exemplului din fig. B.1, numarul maxim (3) al fazelor (notate de la f la f) corespunde ciclului 8, iar atribuirea blocurilor operative din celelalte cicluri s-a realizat doar la primele doua faze. In ceea ce priveste prima dintre metodele de sinteza, cea a tabelului de stari, a carei retetar de procedura a fost parcurs si cu ocazia proiectarii sumatorului serial (vezi paragraful 2.1), aceasta debuteaza prin elaborarea asa numitului state table, in care sens fiecarui bloc operativ i se aloca o stare interna (notata cu S_i in fig. B.1) a viitorului automat secvential constituit de unitatea de control. Exista si o stare initiala, notata S₀, corespunzatoare blocurilor de capat (Begin, End). Fiecarei asemenea stari interne, considerata drept curenta, i se atribuie o linie in tabelul de stari, asa cum fiecarui potential vector de intrare primara i se aloca o coloana. Cum, la exemplul considerat, acest vector contine trei semnale (BEGIN, Q[0], COUNT7 - fig. 3.7), tabelul de stari va avea 2³=8 coloane si, conjunctural, numarul starilor interne este tot de 8 (de la S₀ la S₇). Tabelul de stari poate fi elaborat in forma mai generala corespunzatoare unei masini Mealy [Wake00][Yarb97], la care elementele aflate la intersectia unei linii cu o coloana sunt constituite de starea interna urmatoare, respectiv de vectorul prezentat la iesirea observabila de catre masina, aflata in starea interna curenta corespunzatoare liniei, careia i se aplica, la intrarile primare, vectorul corespunzator coloanei si un impuls al trenului de CLOCK. Daca insa vectorii de iesire sunt dependenti doar de starile interne curente, nu si de combinatiile de intrare, forma tabelului de stari este cea corespunzatoare unei masini Moore [Wake00] [Yarb97]. Astfel, pentru unitatea de control exemplu considerata, cele doua forme de table de stari sunt date in fig. B.2.a pentru o masina Mealy, respectiv in fig. B.2.b pentru o masina Moore. Se remarca faptul ca, exceptand cazul starii S₅ cand sunt activate doua semnale de control (c₂ si c₄), ceilalti vectori de iesire au active cate un singur semnal de control.

In urma completarii, pe baza descrierii funtionale prin ordinograma (fig. B.1), se determina, pentru cele, in general, n stari ale tabelului, numarul al variabilelor de stare y_jcare sa permita codificarea celor n stari, unde barele semnifica cel mai mic intreg care este mai mare sau, la limita, egal cu valoarea logaritmului. In cazul particular analizat, n=8 si , deci sunt suficiente trei variabile de stare (y₂, y₁, y₀) pentru asignarea starilor. Cum cele opt stari interne epuizeaza codurile de stare, care pot fi formate cu cele trei variabile de stare, la exemplul nostru codificarea (coloana "State code" la tabela din fig. B.2) se realizeaza prin asocierea, la fiecare stare interna, a codului corespunzator indicelui starii, dar, in general, exista recomandari pentru codificari favorabile, cu precadere, atunci cand numarul combinatiilor ce pot fi generate pentru variabilele de stare excede numarul starilor interne [Wake00] [Yarb97].

Activitatea de sinteza continua cu alegerea tipului de element de memorare, fiecare dintre acestea avand, in corespondenta, o variabila de stare. Luand in consideratie tabelul de stari, precum si ecuatia caracteristica a elementului de memorare ales, in procesul de proiectare urmeaza elaborarea asa numitului tabel de excitatii (excitation table). Acesta prezinta, in calitate de intrari, reuniunea subvectorului celor primare (in cazul nostru BEGIN, Q[0] si COUNT7) cu subvectorul celor de stare (in cazul nostru, y₂, y₁, y₀), iar, in calitate de iesiri, reuniunea subvectorului celor observabile (in cazul nostru, de la c₀ la c₆ si END) cu subvectorul variabilelor asa numit de excitatie, reprezentand intrarile sincrone ale elementelor de memorare.

Astfel, pentru cazul alegerii flip-flop-ului JK cu ecuatia caracteristica (in care J si K sunt intrarile sincrone, iar W(t) si W(t+1)

Code

Input vector

State

BEGIN, Q[0], COUNT7

(y₂, y₁, y₀)

S/END

S/ c₀

S/ c₁

S/ c₃

S/ c₂

S/ c₃

S/ c₂

S/ c₃

S/ c₅

S/ c₂

S/ c_2, c₄

S/ c₃

S/ c₅

S/ c₂

S/ c_2,c₄

S/ c₅

S/ c₆

S/ END

State

Code

Input vector

State

BEGIN, Q[0], COUNT7

Outputs

y, y₁, y₀

_END

Fig. B.2

reprezinta starile curenta, respectiv urmatoare, post aplicare a impulsului de CLOCK), o parte a tabelului de excitatii (acesta avand in forma completa 2⁶=64 de linii) este data in fig. B.3, in care intrarile sincrone, respectiv iesirile flip-flop-urilor au fost notate cu (J₂, K₂), (J₁, K₁), (J₀, K₀), respectiv y₂, y₁, y₀, iar cu d s-a notat o valoare logica indiferenta (don't care).

Outputs

Begin

CNT7

end

Fig. B.3

Plecand de la tabelul de excitatii, pentru fiecare dintre iesiri (de la c₀ la K₀) se scriu ecuatiile booleene in forma normal disjunctiva, legand, deci, prin operatia OR toti acei termeni canonici care corespund unitatilor binare (inclusiv termenii don't care) din coloana fiecarei iesiri. In cazul nostru, vor rezulta 14 astfel de ecuatii booleene, care, spre exemplu, pentru semnalul de control c₃ este de forma:

(B.1)

Pentru fiecare ecuatie booleana de tipul (B.1) se aplica metoda de minimizare [Wake00] [Yarb97] care permit obtinerea expresiilor economice pe baza carora sa se realizeze implementarea practica. Rezulta, in acest mod, partea de logica combinationala inclusa in automatul secvential care constituie unitatea de control. Pentru exemplul considerat avem deci schema de principiu din fig. B.4. Elementele de memorare, notate de la B₂ la B₀, sunt comandate sincron in cadenta CLOCK-ului prin variabilele de excitatie (excitation variables), respectiv prin semnalul de . Ecuatiile de tip (B.1), in urma traversarii operatiei de minimizare, sunt implementate in CL, reprezentand partea combinationala a schemei logice corespunzatoare unitatii de control.

Comentand in continuare metoda state table, sa reluam activitatea de sinteza din etapa de alegere a elementului de memorare, optand, de aceasta data pentru un flip-flop de tip D (a carui ecuatie caracteristica este W(t+1)=D). Urmeaza elaborarea tabelului de excitatie, care poate fi intreprinsa in mod riguros conform cu descrierea facuta in fig. B.3, dar care poate fi realizata plecand, spre exemplu, de la tabelul de stari din fig. B.2.b si de la ecuatia caracteristica a bistabilului ales; si intr-o maniera mai putin riguroasa, ad-hoc. Astfel, pentru exemplul considerat, rezulta tabelul de excitatii ad-hoc dat in fig. B.5, a carui generare s-a realizat intr-o forma minimizata urmarind tranzitiile corespunzatoare starilor interne curente.

Se poate remarca faptul ca prima linie a tabelului din fig. B.5 corespunde liniei S₁(001) a tabelului din fig. B.2, care, pentru orice combinatie a variabilelor de intrare (BEGIN, Q[0], COUNT7), face tranzitie in starea S₂(010), deci respectivele variabile pot fi omise. Starile interne din fig. B.2.b sunt marcate in fig. B.5, in ordinea numarului de tranzitii in stari interne urmatoare diferite, modalitate in care, in fig. B.5, ultimele patru linii sunt dedicate starii S₄ care tranziteaza in patru stari urmatoare diferite (de la S₃ la S₆). Plecand de la tabelul de excitatii din fig. B.5, se pot deduce ecuatiile booleene pentru iesiri intr-o forma aproape minima. Astfel, spre exemplu, pentru semnalul de control c₂, rezulta:

(B.2)

Ecuatiile de tip (B.2) pot fi supuse unor prelucrari de minimizare suplimentara, dupa care se trece la implementarea practica in maniera preconizata in fig. B.4.

Trecand la cea de-a doua metoda, one hot, punctul de plecare la sinteza il reprezinta aceiasi ordinograma de descriere functionala din fig. B.1. Caracteristic metodei tabelului de stari, uneori denumita si clasica [Haye98], este faptul ca minimizeaza numarul elementelor de memorare, dar structura logicii combinationale, denumita si aleatoare (random) rezulta, in general, complicata, facand dificila mentenanta subsecventa realizarii. In mod alternativ, metoda one hot se bazeaza pe asignarea, in general, la fiecare stare din ordinograma de descriere (fig. B.1) a unui element de memorare, dar structura logicii random rezulta, in general, simpla.

Inputs

Outputs

Begin

Q[0]

CNT7

end

Fig. B.5

Dintre elementele de memorare, la un moment dat, doar unul este in stare logica 1 (doar unul este in stare "calda" - one hot), restul fiind in stare logica 0. Fiind o corespondenta, in general, de unu-la-unu intre numarul de stari si cel al elementelor de memorare, metoda poate fi aplicata favorabil doar pentru proiecte cu un numar redus de stari. Particularitatea importanta a acestei metode de sinteza consta in faptul ca ecuatiile pentru starile interne urmatoare, precum si cele pentru iesirile observabile pot fi deduse in mod direct din ordinograma de descriere functionala. In calitate de elemente de memorare, vom folosi flip-flop-uri de tip D, ale caror iesiri (Q) le notam cu B₀ la B₇, iar codificarea starilor, in baza celor enuntate rezulta imediat. Astfel, starii S₀ ii corespunde vectorul de stare (B₀, B₁, B₂, , B₇) = (1,0,0, , 0), asa cum starii S₇ii corespunde vectorul de stare (B₀, B₁, B₂, , B₇) = (0,0,0, , 1). Pe baza observarii tranzitiilor, conditionate sau nu, dintre blocurile operative corespunzatoare starilor din fig. B.1, rezulta ecuatiile booleene pentru intrarile sincrone (D) ale bistabilelor de stare, precum si ecuatiile booleene pentru iesirile observabile:

(B.3)

In ecuatiile (B.3), se observa ca semnalul de comanda c₂ care este generat de S₃ si S₅, are doi termeni, restul ecuatiilor de iesire avand un singur termen reprezentat de bistabilul care este setat in starea interna corespunzatoare. Pe baza ecuatiilor (B.3), sinteza schemelor logice corespunzatoare unitatii de control rezulta imediat, fiind data, pentru cazul particular considerat, in fig. B.6. La implementarea ecuatiilor (B.3) au fost folosite porti AND si OR.

Dupa cum poate fi remarcat din fig. B.6, logica aleatoare rezultata este simpla, dar solutia de sinteza bazata pe metoda one hot sufera totusi si prin faptul ca, atunci cand avem un numar mare de stari, aplicarea sincrona a CLOCK-ului la toate bistabilele pune probleme datorita fenomenului de alunecare a CLOCK-ului (clock skew) datorat intarzierilor care pot sa apara pe conductoare lungi. Acest clock skew determina comanda decalata a elementelor de memorare care are drept consecinta functionarea instabila, nefiabila a schemelor. Fenomenul relevat se manifesta si mai pregnant la o variatiune a metodei one hot, cunoscuta sub denumirea de metoda elementelor de intarziere (delay element method) [Haye98].

Trecand la a treia metoda de sinteza cablata, cea a numaratorului de secvente (sequence counter method), si aceasta permite obtinerea unei scheme logice cu partea aleatoare simplu de urmarit pe seama unei investitii in elemente de memorare mai mare decat metoda clasica, a tabelului de stare. Elementul de structura central al sintezei il constituie cel care confera si numele metodei, asa numitul sequence counter. Functia acestuia consta din generarea unor asa numite impulsuri de faza, a caror caracteristica esentiala este ca nu prezinta suprapuneri (non-overlapping) si care sunt separate printr-o perioada de clock. La nivel de bloc, sequence counter-ul contine componentele date in fig. B.7.a, putand fi identificate bistabilul de tip SR, de pornire/oprire (Start/Stop - S/S), numaratorul modulo m

(modulo-m counter) si decodificatorul tactat 1-din-m (1-out-of-m decoder). Astfel, numaratorul modulo m este initializat fie cand bistabilul S/S trece in starea Stop (activare End pe intrarea R), fie la o comanda externa de Reset, dupa care numara impulsurile de clock doar atunci cand bistabilul S/S trece in starea Start (activare Begin pe intrarea S). Starea numaratorului este decodificata in cadenta clock-ului astfel incat la iesirile decodificatorului, notate de la f la f_m, sa se obtina asa numitele impulsuri de faza. In fig. B.7.b se prezinta simbolul numaratorului de secventa modulo m, iar in fig. B.7.c sunt date trenurile de impulsuri, de la f la f_m, decalate prin perioada T a clock-ului si care sunt fara suprapuneri.

Activitatea de proiectare debuteaza prin dimensionarea sequence counter-ului. Numarul impulsurilor defazate este dat de numarul fazelor identificate pe ordinograma functionala (fig. B.1). In cazul exemplului considerat, avem doar fazele de la f la f, deci numaratorul din fig. B.7.a va fi modulo 3, sintetizat ca numarator cu doua elemente de memorare.

Proiectarea continua prin alocarea la fiecare dintre partile in care a fost structurata ordinograma a unui bistabil de tip SR, astfel incat, la un moment dat, doar unul dintre acestea sa fie setat, restul, fiind toate resetate. La ordinograma din fig. B.1, care este divizata in cele trei parti recomandate rezulta necesarul de trei bistabile SR.

Urmeaza etapa de sinteza a logicii aleatoare constand, in esenta, din porti AND avand drept intrari, in mod obligatoriu, un impuls de faza si o iesire corespunzatoare bistabilelor SR asociate partilor ordinogramei. Dupa caz, tot in calitate de intrari a portilor AND pot sa apara semnale externe constituind intrari primare pentru unitatea de control. Prin intermediul portilor AND sunt generate semnalele de control constituind iesirile observabile. Daca un anumit semnal de control corespunde la doua sau mai multe stari, respectivul semnal se obtine printr-o poarta OR. Aplicand cele descrise la exemplul considerat, rezulta versiunea de proiect din fig. B.8.

Cele trei bistabile SR au fost notate cu B₀ la B₂, B₀ fiind setat din semnalul extern BEGIN, care permite, de asemenea, inceperea numararii impulsurilor de clock de catre modulo-3 sequence counter. Pentru resetarea lui B₀, concomitent cu setarea lui B₁, si, ulterior, pentru resetarea lui B₁ si setarea lui B₂, au fost folosite porti AND comandate prin impulsul de faza f, care, conjunctural, nu este folosit intrucat in ordinograma functionala (fig. B.1) pentru faza fnu sunt prevazute blocuri operative. Stratul de porti AND (AND level), care permite generarea semnalelor de comanda, implementeaza urmatoarele ecuatii logice:

(B.4)

La elaborarea acestora trebuie sa se ia in consideratie particularitatile functionale ale dispozitivului controlat. Astfel, in cazul ecuatiilor (B.4) pentru c₂ si c₃ nu am prevazut conditionarea prin intrucat am admis ca perioada clock-ului este acoperitoare pentru intervalul dintre aplicarea la numaratorul de iteratii COUNT a semnalului de incrementare c₃ si generarea semnalului COUNT7 (fig. 3.11). In acest mod, prin COUNT7 se asigura iesirea din ciclul repetitiv si intrarea in ciclul final, conditionand poarta AND care reseteaza B₁si seteaza B₂. In cazul cand parametri circuitelor folosite la implementare nu garanteaza ipoteza admisa, ecuatiile (B.4) sufera unele modificari.

Ar mai fi de observat modalitatea generarii semnalului END, care, pe langa semnalarea inspre exteriorul dispozitivului a terminarii operatiei, determina resetarea bistabilului de ciclu B₂, precum si a numaratorului de secventa (prin resetarea bistabilului S/S). Acest semnal a fost obtinut din c₆ prin decalarea temporala asigurata de inserierea a doua porti NOT, asigurandu-se astfel intervalul de timp necesar stingerii efectului provocat de semnalul c₆ (predarea in magistrala a partii mai putin semnificative a produsului). Din nou, daca aceasta ipoteza nu este confirmata din datele de catalog a circuitelor folosite, trebuie prelungit decalajul prin suplimentarea perechilor de porti NOT.

Ultimele comentarii au menirea relevarii flexibilitatii solutiei de proiectare oferita de metoda sequence counter, precum si a necesitatii stransei ei corelari cu tehnologia circuitelor folosite la implementare, aspect comun, de altfel, si celorlalte metode de sinteza.

Bibliografie

[DeMi94] Giovanni De Micheli: "Synthesis and Optimization of Digital Circuits", McGraw-Hill International Editions, 1994.

[Haye98] John P. Hayes: "Computer Architecture and Organization", McGraw-Hill, Third Edition, 1998.

[HePa03] John L. Hennessy, David A. Patterson: "Computer Architecture. A Quantitative Approach", Morgan Kaufmann Publishers Inc., Third Edition, 2003

[Poll90] L. Howard Pollard: "Computer Design and Architecture", Prentice Hall International Inc., 1990.

[Stal99] William Stallings: "Computer Organization and Architecture. Designing for Performance", Prentice Hall, 1999.

[Yarb97] John M. Yarbrough: "Digital Logic. Application and Design", West Publishing Company, 1997.

[Wake00] John F. Wakerly: "Digital Design. Principles and Practices", Prentice-Hall, 2000.

Politica de confidentialitate

.com	Copyright © 2024 - Toate drepturile rezervate. Toate documentele au caracter informativ cu scop educational.

Elemente de sinteza a unitatilor de control

Comentarii literare

Personaje din literatura

Tehnica si mecanica

Economie

Geografie