Automatele de ordinul 1 - Circuitul basculant bistabil RS

Automatele de ordinul 1 - Circuitul basculant bistabil RS

Conform principiilor de clasificare definite in paragraful 4.1.2 trecerea de la un automat de ordinul zero la un automat de ordinul 1 se poate face prin introducerea unei reactii negative. Exemplul cel mai simplu de automat de ordinul 1 il constituie structura din fig.4.45a si ea corespunde unui circuit basculant bistabil asincron de tip RS care este cel mai simplu automat de ordinul 1. Extensia din fig. 4.45b constituie structura tot a unui automat de ordinul 1 si ea poate fi materializata fizic de circuitul basculant bistabil RS sincronizat.

Indiferent de circuitele care implementeaza un automat de ordinul 1 acesta poseda un comportament partial independent de semnalele aplicate la intrare datorita reactiei negative introduse. Autonomia datorata conexiunii cu reactie face ca iesirile unui astfel de circuit sa nu mai urmareasca fidel toate variatiile semnalelor de intrare astfel ca numai un set limitat de comenzi va determina modificarea semnalelor de la iesire. Existenta unui set limitat de comenzi face ca circuitul care implementeaza automatul de ordinul 1 sa poata fi interpretat ca un element de memorare (de zavorare->latch) numai a anumitor evenimente.

1. Circuitul basculant bistabil RS (latch-ul)

Circuitul basculant bistabil RS nesincronizat (sau asincron) constituie cel mai simplu element de memorare. Poate fi implementat de catre doua porti SI-NU interconectate ca in fig.4.46, caz in care functionarea lui decurge conform tabelului 4.9.

			Q(t) Q(t+t 1 0 * 0 0 0 1 1 1 1 0 0 * 1 1 1 Tabelul 4.9

Cele doua intrari ale circuitului, si , sunt active cand la ele se aplica semnalul 0 logic. Prin conventie se considera ca circuitul basculant bistabil este in starea “1” logic cand la iesirea Q avem nivel logic 1. Daca Q=1 atunci la iesirea complementara vom avea nivel logic 0.

Inscrierea unui semnal 1 logic in circuitul basculant bistabil (aducerea bistabilului in starea 1) se face prin aplicarea unui semnal 0 logic la intrarea de inscriere (set). Stergerea bistabilului, adica aducerea lui in starea 0, se face prin aplicarea unui semnal 0 logic la intrarea de stergere (reset). In tabelul 4.9 s-a notat cu Q(t) starea prezenta si cu Q(t+t starea dupa o intarziere t, intarziere egala cu timpul necesar pentru propagarea semnalului de la intrare la iesire.

Observatie: la circuitul basculant bistabil RS nesincronizat avand schema din fig.4.46 nu se admite activarea simultana a semnalelor de inscriere si de stergere intrucat, daca se forteaza pe 0 logic pe ambele intrari, atunci ambele iesiri, Q si vor avea valoarea 1 logic, situatie neadmisa intrucat iesirile Q si trebuie sa fie complementare (circuitul este bi-stabil).

De retinut ca un circuit basculant bistabil RS nesincronizat se poate obtine si daca in structura din fig.4.46 se inlocuiesc portile SI-NU cu porti SAU-NU, singura deosebire constand in faptul ca intrarile R si S sunt active in acest caz cand se aplica semnal logic 1 si ca, similar cu structura din figura 4.46 nu se admite comanda simultana a intrarilor R si S.

Din analiza functionarii circuitului basculant bistabil (CBB) RS asincron rezulta ca, desi prin intrarile R si S poate fi controlat modul sau de functionare, momentul functionarii, adica momentul la care au loc tranzitiile de stare, nu poate fi controlat, ceea ce reprezinta un inconvenient destul de mare pentru majoritatea sistemelor discrete de conducere ce utilizeaza CBB RS asincrone.

Dezavantajul poate fi inlaturat prin modificarea schemei din fig.4.46 dupa modelul structurii din fig.4.45b obtinandu-se astfel CBB RS sincronizat (fig.4.47).In cazul acestui CBB, daca semnalul CLK=0, activarea semnalelor R si S nu se face simtita la intrarile latch-ului propriu-zis care este realizat cu portile 3 si 4. Daca insa semnalul CLK=1 atunci intrarile R si S actioneaza asupra intrarilor latch-ului propriu-zis in mod similar intrarilor si din fig.4.46. Rezulta deci ca semnalul CLK (clock) marcheaza momentele in care intrarile R si S pot modifica starea CBB.

			CLK D 1 0 0 0 1 1 0 1 1 0 1 0 1 1 1 1 0 * Tabelul 4.10

Solutia prezentata este insa numai partial eficienta din punctul de vedere al controlului momentului tranzitiilor de stare intrucat, daca pe durata CLK=1 intrarile R si S isi modifica in mod adecvat valoarea, momentul tranzitiei de stare depinde inca si de semnalele R si S. O rezolvare a acestei deficiente consta in impunerea de restrictii privind momentul modificarii intrarilor R si S (nu cand CLK=1) sau prin utilizarea structurilor de tip master-slave ce vor fi prezentate ulterior.

O alta restrictie, ce a fost mentionata deja, in functionarea CBB de tip RS consta in interdictia ca intrarile R si S sa fie comandate simultan. Solutionarea consta in utilizarea unor latch-uri de tip D a caror structura este data in fig.4.48, iar functionarea lor este reflectata in tab.4.10. Acest tip de bistabil nu permite intrarilor R si S sa aiba simultan aceeasi valoare, dar mentine restrictia ca intrarea D sa nu fie comandata pe palierul activ al semnalului de sincronizare CLK.

2. Memoria RAM

Structura logica a unei memorii RAM (random access memory), memorie cu acces aleator, se obtine daca celor doua nivele ale circuitului bistabil adresabil, nivelul de decodificare si nivelul de memorare, li se adauga un al treilea nivel si anume, nivelul de multiplexare (fig.4.49). Schema din fig.4.49 pune in evidenta modul de functionare a unui circuit de memorie avand capacitatea de biti. Schemele logice concrete ale acestor circuite contin o serie de optimizari ale nivelului de decodificare si a celui de multiplexare.

Modul de functionare al circuitului de memorie avand schema din fig.4.49 este urmatorul: decodificatorul selecteaza celula de memorie in care se va inscrie informatia binara aplicata la intrarea DINP, iar multiplexorul permite selectarea oricarui bistabil la iesirea DOUT. Circuitele decodificator si multiplexor sunt adresate cu acelasi cod binar denumit adresa locatiei de memorie.

In afara intrarilor de adresare, intrare date DINP si iesire date DOUT, un circuit de memorie RAM mai are in mod uzual inca doua intrari si anume:

(write enable) a carui valoare conditioneaza ciclul de scriere sau citire in/din memorie;

care permite selectarea circuitului de memorie.

3. Principiul master-slave

Circuitul basculant bistabil adresabil si memoria RAM reprezinta extensii de tip paralel ale circuitului basculant bistabil RS care este elementul tipic pentru automatele de ordinul 1. Asa cum s-a precizat deja o deficienta a acestor structuri o constituie imposibilitatea controlului eficient a momentului in care au loc tranzitiile de stare. Aceasta deficienta poate fi inlaturata prin utilizarea structurilor master-slave (fig.4.50) care constituie extensii de tip serie ale structurilor tip.

Conectarea in serie a celor doua latch-uri, M(master) si S(slave) are drept consecinta modificarea iesirilor Q si pe frontul cazator (negativ) al impulsului de sincronizare, fenomen ce rezulta in urma analizarii functionarii schemei din fig.4.50.

Astfel daca semnalul CLK=1, bistabilul M poate sa comute, functie bineinteles de semnalele logice aplicate la intrarile R si S pe toata durata palierului acestui semnal. In acest interval de timp insa bistabilul S este blocat (nu-si poate modifica starea) deoarece semnalul . In momentul tranzitiei negative a semnalului CLK bistabilul M se blocheaza () si se deschide accesul la bistabilul S (), adica bistabilul S poate sa-si modifice starea (sa basculeze) functie de iesirile bistabilului M. Pe toata durata cat CLK=0 starea bistabilului S nu se va mai putea modifica intrucat iesirile bistabilului M sunt stabile (). In concluzie, modificarea iesirilor Q si nu se poate produce decat pe frontul negativ al impulsului de sincronizare in conformitate cu valoarea anterioara a semnalelor R si S. Comutarea se produce astfel la un moment de timp strict determinat de semnalul CLK (fig.4.51).

Intr-un mod similar poate fi realizata si o structura master-slave ce comuta pe frontul pozitiv (crescator) al semnalului de sincronizare.

Daca in structura din fig.4.50 se introduce o poarta NU care sa realizeze dependenta atunci se obtine un circuit bistabil de tip D (fig.4.52) a carui functionare este prezentata in tabelul 4.11 in care prin s-a notat starea bistabilului dupa “n” impulsuri de sincronizare, iar cu starea bistabilului D dupa “n+1” impulsuri de sincronizare.

			D 0 0 1 1 Tabelul 4.11

De remarcat ca bistabilul de tip D ce functioneaza dupa principiul master-slave comuta pe frontul impulsului de sincronizare in timp ce bistabilul D prezentat in paragraful 1 (fig.4.48) poate comuta pe toata durata cand CLK=1.

4. Registrul

4.1.Registrul serie

Un CBB master-slave, care este o extensie de tip serie a elementului tipic pentru automatul de ordinul 1, latch-ul, poate fi extins la randul sau prin conectare in cascada (serie) formand o structura cu un numar par de latch-uri ce poarta denumirea de registru de deplasare serie. Utilizand CBB de tip master-slave poate fi realizata si o extensie serie-paralel cunoscuta sub denumirea de registru paralel de stocare. De asemenea se pot concepe si structuri in care, prin modul in care sunt interconectate CBB de tip D cu ajutorul unor retele combinationale, sa se poata obtine atat registre serie, cat si paralel, cu functionarea controlata de intrari de selectie.

In fig.4.53 este reprezentat un registru de deplasare serie realizat prin interconectarea a patru bistabile de tip D.

Datorita modului in care au fost interconectate cele patru bistabile si a faptului ca aplicarea semnalului de sincronizare se face simultan, modul de comutare al registrului poate fi descris astfel:

de unde rezulta ca .

4.2. Registrul paralel

Registrul paralel de stocare constituie o extensie de tip serie-paralel a latch-ului elementar si este o structura realizata cu bistabile de tip D actionate sincron, conform schemei din fig. 4.54.

Functia principala a unui astfel de registru intr-un sistem numeric de prelucrare a informatiilor consta in stocarea temporara a unor informatii binare care devin astfel mai usor accesibile. Registrul constituie astfel memoria zonelor de viteza maxima in sistemele numerice de prelucrare a informatiilor.

Registrul serie-paralel

Registrele serie si paralel sunt utilizabile doar in sistemele de conducere in care transferul datelor este de tip serie, respectiv paralel. Exista insa multe situatii in

care, la nivelul sistemelor de conducere, se impune modificarea modului de transfer a datelor de la transferul serie la transferul paralel sau invers. Aceasta este cauza care a condus la aparitia unui nou tip de registru, asa numitul registru serie-paralel.

Bistabilele de tip D din componenta unui astfel de registru trebuie sa poata primi date de la:

a)     bistabilele de tip D anterioare, in cazul transferului serie;

b)     din exteriorul registrului, in caz de transfer paralel.

Pentru aceasta registrul serie-paralel trebuie sa contina o zona combinationala care sa selecteze sursa de date pentru bistabilele interne in functie de valoarea unui semnal de comanda ce selecteaza modul de lucru al registrului.

In fig.4.55 este prezentata schema unui registru serie-paralel pe patru biti.

Structura combinationala de pe intrarile ale bistabilelor indeplineste functia unui multiplexor cu doua intrari de date ( si ) si o intrare de adresare S/P. Astfel daca S/P=1 registrul realizeaza o deplasare serie a datelor de la intrare (DINP) spre iesire (DOUT). Daca S/P=0, atunci este deschis accesul datelor la intrarile de date ale bistabilelor si primul impuls de tact va realiza incarcarea paralela a registrului.

Interconectarea a doua registre serie-paralel pe patru biti conform schemei din fig. 4.56 conduce la obtinerea unui registru serie-paralel pe 8 biti.

Un astfel de registru poate fi utilizat la conversia serie-paralel sau paralel-serie a unor cuvinte pe 8 biti intr-un sistem de conducere.

Conversia paralel-serie se poate realiza prin aplicarea la intrarea de tact a registrului aflat in regim de functionare serie (S/P=1), a 8 impulsuri de tact, dupa ce in prealabil informatia ce se doreste a fi serializata a fost incarcata in registru in regimul S/P=0.